заработок на кликах
Вы еще не зарегестрированы на Uchit.net? Зачем?
Login: Pass:

Коммутатор цифровых каналов системы передачи

реферат: Радиоэлектроника

Оцените работу
всего оценок0 общий балл0
Зарегистрируйтесь

ГЛАВА  3

РАЗРАБОТКА  ФУНКЦИОНАЛЬНО-ЛОГИЧЕСКОЙ  СХЕМЫ  БЛОКОВ  ПРОЕКТИРУЕМОГО УСТРОЙСТВА


    1. ФУНКЦИОНАЛЬНАЯ  СХЕМА  БЛОКА  ВЫДЕЛЕНИЯ  ЦИКЛОВОЙ  И  СВЕРХЦИКЛОВОЙ  СИНХРОНИЗАЦИИ 

Синхронизация  БИС  коммутации  по  циклам  и  сверхциклам  обеспечивает  правильное  распределение  коммутируемого  сигнала  по  каналам,  а  также  правильное  декодирование  кодовых  групп.  Работа  приемников  цикловой  и  сверхцикловой  синхронизации  основана  на  передаче  в  групповом  канале  кодовых  групп  цикловой  и  сверхцикловой  синхронизаций.  Причем  работа  приемника  сверхцикловой  синхронизации  практически  не  отличается  от  работы   приемника  цикловой  синхронизации,  только  установка  сверхцикловой  синхронизации  начинается  после  установки  цикловой. 

К  аппаратуре  систем  синхронизации  предъявляются  следующие  требования:

  1. Время  вхождения  в синхронизм  при  первоначальном  включении  аппаратуры  в  работу  и  время  восстановления  в  синхронизм  при  его  нарушении  должно  быть  минимальным;
  2. Приемник  синхросигнала  должен  быть  помехоустойчив,  что  обеспечивает  большее  среднее  время  между  сбоями  синхронизма. 

На  БЛОК  ВЫДЕЛЕНИЯ   ЦИКЛОВОГО  И  СВЕРХЦИКЛОВОГО  СИНХРОНИЗМА  поступают  входящие  групповые  каналы  и  тактовые  импульсы,  выделенные  линейным  оборудованием  станции  (ВТи),   функция  этого  блока  состоит  в  выделении  из  групповых  каналов  синхроимпульсов  цикловой  и  сверхцикловой  синхронизации.   Структурно  такой  блок  должен  состоять  из  8ми  приемников  цикловой  и  сверхцикловой  синхронизации  (см.  рис.  4.1).























Рис.  4.1  Структура  блока.

Приемник   цикловой  и  сверхцикловой  синхронизации  обеспечивает  установление  синхронизма  после  включения  аппаратуры  в  работу,  контроль  за  состоянием  синхронизма  в  рабочем  режиме,  обнаружение  сбоя  синхронизма  и  его  восстановление

Структурно приемник  цикловой и  сверхцикловой  синхронизации  состоит  из  (см.  рис.  4.2):

  1. Опознаватель  синхросигнала  - предназначен  для  выделения  из  группового  ИКМ  сигнала  кодовых  последовательностей  по  структуре  совпадающих  с  синхросигналом.  Блок  содержит  два  выхода,  на  одном  из  которых  появляется  импульс  в  момент  прихода  кодовой  комбинации  циклового  синхросигнала  (КЦС),  а  на  другом  -  в  момент  прихода  кодовой  комбинации  сверхциклового  синхросигнала  (КСЦС).
  2. Анализатор  циклового  и  анализатор  сверхциклового  синхронизма  определяют  наличие  соответствующего  синхронизма  (НС)  или  его  отсутствие  (ОС).
  3. Решающее  устройство  определяет  пропадание  синхронизма,  но  поддерживает  нормальную  работу  коммутатора  даже  при  пропадании  двух  синхрогрупп  подряд.
  4. Генератор  импульсной  последовательности  вырабатывает  определенный  набор  импульсных  последовательностей,  используемых  для  управления  работой  функциональных  узлов  коммутатора,  их  синхронизации.  На  его  выходе  вырабатываются  три  группы  импульсов:  разрядные,  канальные  и  цикловые.
























Рис.  4.2  Структурная  схема  приемника  цикловой  и  сверхцикловой  синхронизации.

Рассмотрим  функциональные  схемы  каждого  из  блоков  приемника  цикловой  и  сверхцикловой  синхронизации.

Функциональная  схема  (см.  рис.  4.3)  опознавателя  синхронизма  содержит  регистр  сдвига  и  дешифратор,  представляющие  собой  две  схемы  совпадения,  на  выходе  одной  из  которых  появляются  импульс  в  момент  прихода  КЦС,  а  на  выходе  другой  -  в  момент  прихода  КСЦС.  Схема  регистра  сдвига    построена  на  8ми  тактируемых  D триггерах,  а  схемы  совпадения  кодовых  комбинаций  представляют  собой  схемы  И.













    








Рис.  4.3  Функциональная  схема  опознавателя  кодовых  комбинаций  циклового  и  сверхциклового  синхросигналов.


Функциональная  схема  анализатора  циклового  (сверхциклового)  синхронизма  (рис.  4.4)  содержит  схему  совпадения,  определяющую  наличие  синхронизма  и  схему  выдающую  логическую  «1»  на  выходе  в  момент  прихода  кодовой  комбинации  синхросигнала  при  отсутствии  синхронизма.











Рис.  4.4  Функциональная  схема  анализатора  циклового  (сверхциклового)  синхронизма.


Решающее  устройство  содержит  двоичный  счетчик  -  накопитель  по  выходу  из  синхронизма,  двоичный  счетчик  -  накопитель  по  входу  в  синхронизм  и  схему  совпадения  (см.  рис.  4.5).




















Рис.  4.5  Функциональная  схема  решающего  устройства.


Функциональная  схема  генератора  импульсной  последовательности  содержит  три  распределителя  импульсов:  распределитель  разрядных  импульсов  (РР),  распределитель  канальных  импульсов  (РК)  и  распределитель  цикловых  импульсов  (РЦ),  каждый  из  которых  реализован  в  виде  двоичного  счетчика  и  дешифратора,  и  двух  схем  совпадения,  на  выходе  одной  из  них  формируется  сигнал  цикловой  синхронизации,  а  на  выходе  другой  сигнал  сверхцикловой  синхронизации  (см.  рис.  4.6).

Функциональная  схема  всего  блока  представлена  на  рисунке  4.7.  Рассмотрим  работу  схемы  приемника  цикловой  и  сверхцикловой  синхронизации.  Накопитель  по  входу  в  синхронизм  обеспечивает  защиту  приемника  от  ложного  синхронизма  в  режиме  поиска,  когда  на  вход  поступают  случайные  комбинации  группового  сигнала,  совпадающие  с  синхросигналом.  Обычно  накопитель  по  входу  в  синхронизм  содержит  два -  три  разряда.  Накопитель  по  выходу  из  синхронизма  необходим  для  исключения  ложного  нарушения  синхронизма.  Обычно  накопитель  по  выходу  из  синхронизма  содержит  четыре  -  шесть  разрядов.

В  режиме  синхронизма  накопитель  по  входу  в  синхронизм  заполнен,  а  накопитель  по  выходу  -  пуст.  Сигнал  наличие  синхронизма  (НС)  на  выходе  держит  накопитель  по  входу  в  синхронизм.  Случайные  кодовые  комбинации,  совпадающие  с  кодовой  комбинацией  синхросигнала,  не  будут  влиять  на  работу  приемника.

При  отсутствии  кодовой  комбинации  синхросигнала  (КЦС  или  КСЦС)  из-за  воздействия  помехи  или  других  причин  цикловый  или  сверхцикловый  сигнал  генератора  импульсной  последовательности    сформирует  на  выходе  анализатора  циклового  (сверхциклового)  синхронизма  сигнал  отсутствия  синхронизма  (ОС),  который  поступит  на  вход  накопителя  по  выходу  из  синхронизма.  Если  нарушения  синхронизма  кратковременны  (1-3  цикла),  то  следующий  сигнал  КЦС  (КСЦС)  совпадет  по  времени  с  цикловым  или  сверхцикловым  сигналом  от  генератора  импульсной  последовательности  и  запишет  «1»  в  накопитель  по  входу  в  синхронизм,  а  так  как  накопитель  заполнен,  то  его  выходной  сигнал  сбросит  три  младших  разряда  накопителя  по  выходу  из  синхронизма  в  нулевое  состояние  и  синхронная  работа  устройства  не  нарушится.

При  длительном  нарушении  синхронизма  накопитель  по  выходу  будет  заполнен,  на  его  выходе  появится  логическая  единица  и  начнется  поиск  синхронизма.  Теперь  первый  же  импульс  от  опознавателя  установит  в  начальное  нулевое  состояние  разрядный  и  канальный  распределители,  а  также  старший  разряд  накопителя  по  выходу  из  синхронизма.

Следующее  опознавание  будет  произведено  ровно  через  цикл  (сверхцикл).  Если  синхросигнал  выделен  верно,  то  в  накопитель  по  входу  будет  записана   «1».  При  трехкратном  совпадении  сигналов  КЦС  (КСЦС)  и  циклового  (сверхциклового)  сигналов  от  генератора  импульсной  последовательности  накопитель  по  входу  в  синхронизм   заполнится  и  установит  «0»  в  трех  младших  разрядах  накопителя  по  выходу  из  синхронизма  (в  четвертом  разряде  накопителя  по  выходу  «0»   был  установлен  ранее).  Синхронная  работа  устройства  установлена.

























Рис.  4.6.  Функциональная  схема  генератора  импульсной  последовательности.


    1. ФУНКЦИОНАЛЬНАЯ  СХЕМА  БЛОКА  ЦИКЛОВОГО  ВЫРАВНИВАНИЯ  И  КОММУТАЦИИ

На  БЛОК  ЦИКЛОВОГО  ВЫВРАВНИВАНИЯ  И  КОММУТАЦИИ  поступают  входящие  групповые  каналы,  и  его  функция  заключается  в  выравнивании  каналов  в  соответствии  с  сигналом  синхронизации  УСТРОИСТВА  УПРАВЛЕНИЯ  и  коммутировании  каналов  в  соответствии  с  адресом,  поступающим  с УСТРОЙСТВА  УПРАВЛЕНИЯ.

Рассмотрим  принцип  циклового  выравнивания  входящих  групповых  каналов,  он  заключается  в  записи  в  запоминающее  устройство  информации  входящих  групповых  каналов  синхронно  с  выделенными  тактовыми  импульсами  и  считывании  их  синхронно  со  станционными  импульсами  тактовой  и  цикловой  синхронизации.   

Для  осуществления  коммутации  необходимо  сформировать  общий,  уплотненный  во  времени  канал,  и  переставить  импульсы  из  одной  временной  позиции  в  другую.  Как  отмечалось  выше  технически  такую  перестановку  легко  выполнить  в  запоминающем  устройстве,  если  записывать  информацию  общего  канала  последовательно,  а  считывать  в  соответствии  с  картой  коммутации.

Объединение  процессов  циклового  выравнивания  и  коммутации  позволяет  сократить  необходимый  объем  запоминающего  устройства   и  уменьшить  время  задержки  прохождения  информационных  сигналов.  Для  обеспечения  данных  функций  блок  ЦИКЛОВОГО  ВЫРАВНИВАНИЯ  И  КОММУТАЦИИ  должен  содержать  утроенное  количество  запоминающих  устройств.  Это  необходимо  для  запоминания  информации  входящих  групповых  каналов  в  случае  потери  синхронизации  одного  из  них  (восстановление  синхронизма  происходит  максимум  в  течение  трех  циклов). Структурная  схема  такого  устройства  представлена  на  рисунке  4.8.





















    СТи

Рис.  4.8.  Структура  блока.

Рассмотрим  структурную  схему  БЛОКА  ЦИКЛОВОГО  ВЫРАВНИВАНИЯ  И  КОММУТАЦИИ:

  1. Запоминающее  устройство  коммутации,  предназначено  для  коммутации  входных  каналов  (запись  информации  ведется  последовательно,  а  считывание  происходит  в  соответствии  с  картой  коммутации),  одновременно  с  коммутацией  происходит  временное  уплотнение  входящих  групповых  каналов.  Для  выравнивания  предусмотрено  наличие  трех  запоминающих  устройств  коммутации,  при  заполнении  одного  из  них  информацией  нескольких  (не  всех)  каналов  автоматически  начинается  заполнение  следующего  и  т.д.
  2. Запоминающее  устройство  адреса,  предназначено  для  хранения  номеров  (адресов)  коммутируемых  каналов.


      1. ФУНКЦИОНАЛЬНАЯ  СХЕМА  ЗАПОМИНАЮЩЕГО  УСТРОЙСТВА  КОММУТАЦИИ.


Для  обеспечения  указанных  выше  функций  запоминающее  устройство  коммутации  должно  записать  информацию  всех  256ти  каналов  за  один  цикл,  т.е.  должно  обладать  емкостью:

256  *  8  [бит]  =  2048  [бит].                               (4.1)

Организация   запоминающего  устройства  коммутации  зависит  от  режима  работы:


  1. При  записи  данное  запоминающее  устройство  представляет   собой  восемь  ОЗУ  с  разрядной  организацией,  в  каждое  из  которых  записывается  информация  соответствующая  входящему  групповому  каналу  синхронно  со  своей  выделенной  тактовой  частотой   и  цикловым  синхросигналом.  Емкость  каждого  из  ОЗУ:

32  *  8  [бит]  =  256  [бит].                               (4.2)


  1. При  считывании  запоминающее  устройство  коммутации  представляет  собой  одно  ОЗУ  со  словарной  организацией  (емкостью  256*8  [бит]).  В  каждой  ячейке  ОЗУ  содержится  информация  одного  информационного  канала.  Следовательно,  все  восемь  разрядов  каждого  из  информационных  каналов  можно  считывать  одновременно  по  параллельному  каналу.  Таким  образом,  одновременно  с  коммутацией  осуществляется  уплотнение  восьми  групповых  каналов  в  один  общий  групповой  канал,  передаваемый  по  параллельной  шине,  что  позволяет  снизить  внутреннюю  скорость  передачи  данных  до  2,048  Мбит/с.


Структурно  схему  запоминающего  устройства  коммутации  можно  представить  в  виде  восьми  ОЗУ  емкостью  256  бит  каждая,  выходы  которых  объединены  общей  параллельной  шиной,  а  на  входы  каждого  из  ОЗУ  поступают  соответствующие  групповые  каналы   и  выделенные  тактовые  импульсы.  Такая  схема  представлена  на  рисунке  4.9.











































  








Рис.  4.9.  Структурная  схема  запоминающего  устройства  коммутации.

Рассмотрим  функциональную  схему  одного  из  восьми  ОЗУ  (см.  рис.  4.10),  она  включает  в  себя:

  1. Счетчик  тактовых  импульсов,  предназначенный  для  формирования  адреса  в  режиме  записи  (Сч2).
  2. Дешифраторы  строк  и  столбцов,  предназначенные  для  правильного  функционирования  матрицы  памяти  (D).
  3. Мультиплексор,  предназначенный  для  переключения  считывания  адреса  столбца  от  счетчика  в  режиме  записи  или  от запоминающего  устройства  адреса  (ЗУА)  в  режиме  считывания  (М).
  4. Непосредственно  матрица  памяти,  состоящая  из  256ти  элементов  (8*32).






























Рис.  4.10.  Функциональная  схема  ОЗУ  запоминающего  устройства  коммутации.


Принцип  работы  данной  схемы  состоит  в  следующем:

  1. В  режиме  записи  (Рз/сч=1)  мультиплексор  подключает  к  дешифратору  столбцов  старшие  5  разрядов  счетчика  адреса,  3  младшие  разряда  счетчика  подключены  к  дешифратору  строк.  ЗУ  в  этом  режиме   имеет  разрядную  организацию.
  2. В  режиме  считывания  (Рз/сч =0)  мультиплексор  подключает  к  дешифратору  столбцов  ЗУА,  а  дешифратор  строк  при  этом  отключается  и   ОЗУ  приобретает  словарную  организацию  каждые  из  восьми  элементов  памяти  входящих  в  состав  столбцов  матрицы  памяти  образуют  ячейку  памяти  и  считываются  параллельно.


      1. ФУНКЦИОНАЛЬНАЯ  СХЕМА  ЗАПОМИНАЮЩЕГО  УСТРОЙСТВА  АДРЕСА.


Запоминающее  устройство  адреса  предназначено  для  хранения  адреса  входящего  канала,  который  поступает  на  выход  в  момент  поступления  станционного  тактового  импульса,  соответствующего  номеру  исходящего  канала.  Каждому  из  восьми  ОЗУ,  рассмотренных  выше  соответствует  отдельное  запоминающее  устройство  адреса,  т.е.  каждому  входящему  групповому  каналу  соответствует  свое запоминающее  устройство  адреса  (см.  рис.  4.11). 




























Рис.  4.11.  Структурная  схема  запоминающего  устройства  адреса.


Для  обеспечения  правильного  функционирования  схемы  необходимо  запомнить  адрес  входящего  канала,  который  состоит  из  5ти  разрядов:

25  =  32.                                            (4.3)

Но  для  функционирования  УСТРОЙСТВА  УПРАВЛЕНИЯ  нужно  знать  о  состоянии  канала  в  любой  момент  времени,  для  этого  разрядность  запоминающего  устройства  адреса  необходимо  увеличить  на  1  бит,  который  отображает  состояние  канала  («1» канал  занят;  «0» канал  свободен).  Этот  разряд  так  же  может  управлять  состоянием  выходной  ячейки  ОЗУ,  при  появлении  в  данном  разряде   «0»  выходная  ячейка  ОЗУ  переходит  в  третье  состояние  (для  этого  выходные  ячейки  ОЗУ  должны  быть  построены  по  соответствующей  схеме). Следовательно,  данное  запоминающее устройство  должно  обладать  емкостью:

32  *  6  [бит]  =  192  [бит].                               (4.4)

Запоминающее  устройство  адреса  имеет  словарную  организацию,  как  при  записи  информации,  так  и  при  считывании  (одно  слово  обладает  разрядностью  6  бит).  Функциональная  схема  данного  устройства  представлена  на  рисунке  4.12.

   























Рис.  4.12.  Функциональная  схема  запоминающего  устройства  адреса.


Функциональная  схема  запоминающего  устройства  адреса  состоит  из:

  1. Матрица  памяти  6*32,  предназначенная  для  хранения  адреса  коммутируемого  канала.
  2. Дешифратора  столбцов  (D),  предназначенного  для  правильного  функционирования  матрицы  памяти.
  3. Счетчика  тактовых  импульсов  (Сч2),  предназначенного  для  формирования  адреса  считываемой  или  записываемой  информации.
  4. Схемы  совпадения,  предназначенной  для  формирования  сигнала  считывания  из  ОЗУ  коммутации.

Работает  устройство  следующим  образом:

  1. В  режиме  записи  (запись  ведется,  как  в  адресное  ЗУ,  так  и  в  ЗУ  коммутации),  в  соответствии  с  тактовыми  импульсами  записывается  информация  об  адресе  коммутируемого  канала  и  его  состоянии  на  данный  момент.  Информация  поступает  от  УСТРОЙСТВА  УПРАВЛЕНИЯ  в  виде  6ти  разрядных  слов.
  2. В  режиме  считывания  информации  адрес  коммутируемого  канала  должен  поступить  немного  раньше  начала  считывания  информации  из  запоминающего  устройства  коммутации,  для  этого  необходима  схема  совпадения,  формирующая  сигнал  разрешения  чтения  на  запоминающее  устройство  коммутации.  Так  как  сигнал  разрешения  чтения  для  запоминающего  устройства  адреса  является  постоянным,  а  информация  на  выходе  обновляется  благодаря  счетчику  тактовых  импульсов,  постоянно  меняющему  адрес  считывания;  то  при  включении  схемы  совпадения  тактового  импульса  и  сигнала  разрешения  чтения,  на  выходе  этой  схемы  будет  формироваться  сигнал,  соответствующий  моменту  поступления  адреса  на  запоминающее  устройство  коммутации.  Следовательно,  при  подаче  этого  сигнала  на  запоминающее  устройство  коммутации,  в  качестве  сигнала  разрешения  чтения,  чтение  из  этого  устройства  будет  производиться  в  нужный  момент  времени.  Временные  диаграммы,  поясняющие  работу  схемы  совпадения  представлены  на  рисунке  4.13. 
























Рис.  4.13.  Временные  диаграммы,  поясняющие  принцип  работы,  устройства  совпадения.


      1. КОММУТАЦИОННЫЙ  ЭЛЕМЕНТ.


Введем  понятие  коммутационного  элементаКоммутационный  элемент  -  это  совокупность  запоминающего  устройства  адреса  и  ОЗУ  запоминающего  устройства  коммутации,  функциональная  схема  коммутационного  элемента  представлена  на  рисунке  4.14.   Схема  БЛОКА  ЦИКЛОВОГО  ВЫРАВНИВАНИЯ  И  КОММУТАЦИИ  содержит  двадцать  четыре  коммутационных  элемента,  т.е.  по  три  на  каждый  из  входящих  групповых  каналов.


    1. ФУНКЦИОНАЛЬНАЯ  СХЕМА  БЛОКА  ФОРМИРОВАНИЯ  ИСХОДЯЩИХ  КАНАЛОВ

БЛОК  ФОРМИРОВАНИЯ  ИСХОДЯЩИХ  ГРУППОВЫХ  КАНАЛОВ,  предназначен  для  формирования  8ми  каналов  стандарта  ИКМ  -  30/32  из  поступающего  на  его  вход  уплотненного  во  времени  и  разнесенного  в  пространстве  скоммутированного  канала.  Для  обеспечения  непрерывного  формирования  каналов  блок  нуждается  в  двух  запоминающих  устройствах,  в  каждый  момент  времени  из  одного  идет  считывание,  а  в  другой  идет  запись.   Структурная  схема  такого  блока  представлена  на  рисунке  4.15.
























Рис.  4.15.  Структура  блока.


Для  расчета  емкости  каждого  из  двух  элементов  памяти  необходимо  выяснить  принцип  работы  блока.  В  момент  записи  по  параллельной  шине  передается  восемь  разрядов  одного  из  каналов,  следовательно,  ОЗУ  должно  содержать  восемь  элементов  в  столбце.  В  момент  считывания  формируются  восемь  исходящих  групповых  каналов,  в  каждый  момент  времени  на  выход  поступают  восемь  бит,  по  одному  на  каждый  канал;  следовательно,  ОЗУ  должно  содержать  восемь  столбцов.  Таким  образом,  общая  емкость  ОЗУ  составляет:

8  *  8  [бит]  =  64  [бит].                               (4.4)

Организация  ОЗУ  словарная,  но  при  записи  информации  каждая  ячейка  памяти  состоит  из  элементов  памяти,  входящих  в  соответствующий  столбец  матрицы,  а  при  считывании  -  из  элементов,  входящих  в  соответствующую  строку.  Функциональная  схема  данного  устройства  представлена  на  рисунке  4.16,  она  состоит  из:

  1. Собственно  матрицы  памяти,  они  предназначены  для  хранения  информации.
  2. Дешифраторы  строк  и  столбцов,  предназначены  для  правильной  работы  матриц  памяти.
  3. Счетчик  предназначен  для  формирования  адресов  записи  и  считывания.
  4. Инвертор  предназначен  для  переключения  записи/чтения.

Принцип  работы  этой  схемы  заключается  в  следующем,  при  записи  со  счетчика  адреса  трехразрядный  код  поступает  на  дешифратор  столбцов  (Dст),  а  дешифратор  строк  (Dстр)  отключается  и  восемь  разрядов  одного  информационного  канала  поступает  на  элементы  памяти  выбранного  столбца.  При  считывании  отключается  дешифратор  столбцов  (Dст),  а  трехразрядный  код  счетчика  адресов  поступает  на  дешифратор  строк  (Dстр)   и  восемь  одноименных  разрядов  разных  информационных  каналов  выбранной  строки  матрицы  поступают  на  соответствующие  восемь  выходов  исходящих  групповых  каналов.  В  результате  на  выходе  коммутационной  БИС  формируются  групповые  каналы  в  стандарте               ИКМ  -30/32. 

 
Дружить
Uchit.net в социальных сетях